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高速電路串?dāng)_問(wèn)題
高速電路PCB設(shè)計(jì)中串?dāng)_問(wèn)題的抑制
隨著PCB設(shè)計(jì)的飛速發(fā)展，其高速化和小型化已成為一種趨勢(shì)。一方面是由于PCB電路板尺寸的變小，布線密度大大增加;一方面是信號(hào)頻率變高，邊沿變陡。這樣，在高頻電路PCB電路板的設(shè)計(jì)中，信號(hào)間的串?dāng)_問(wèn)題越來(lái)越不可忽視。這是在高頻PCB電路板設(shè)計(jì)中需要重點(diǎn)考慮的問(wèn)題。通過(guò)對(duì)串?dāng)_問(wèn)題的分析，可以在PCB設(shè)計(jì)中迅速地發(fā)現(xiàn)、定位和解決串?dāng)_問(wèn)題。那么串?dāng)_是如何產(chǎn)生的？與哪些因素有關(guān)系？對(duì)PCB電路有什么影響？而又如何控制呢？
一、串?dāng)_問(wèn)題的產(chǎn)生
信號(hào)傳輸線之間的互感和互容是引起串?dāng)_問(wèn)題的2個(gè)重要因素。信號(hào)傳輸線包括印制線、導(dǎo)線和電纜束等。串?dāng)_就是電信號(hào)從一根傳輸線耦合到另一根傳輸線上。信號(hào)的交變電流通過(guò)傳輸線時(shí)，就在其周圍產(chǎn)生磁場(chǎng)，當(dāng)不同的傳輸線產(chǎn)生的電磁場(chǎng)發(fā)生疊加并相互作用時(shí)，就會(huì)產(chǎn)生串?dāng)_現(xiàn)象。
在數(shù)字電路中，由于主要是脈沖電路，串?dāng)_發(fā)生在信號(hào)跳變的過(guò)程中，信號(hào)變化得越快，產(chǎn)生的串?dāng)_也就越大。
如圖1所示，沿傳輸線由A到B傳播的變化的信號(hào)，在傳輸線CD上產(chǎn)生耦合信號(hào)。當(dāng)變化的信號(hào)恢復(fù)到穩(wěn)定的直流電平時(shí)，耦合信號(hào)也就不存在了。
串?dāng)_可以分為容性耦合串?dāng)_(Sc)和感性耦合串?dāng)_(Sl)。
容性耦合串?dāng)_，是當(dāng)干擾線上有信號(hào)傳輸時(shí)，由于信號(hào)邊沿電壓的變化，在信號(hào)邊沿附近的區(qū)域，干擾線上的分布電容會(huì)感應(yīng)出時(shí)變的電場(chǎng)，而受害線處于這個(gè)電場(chǎng)里面，所以變化的電場(chǎng)會(huì)在受害線上產(chǎn)生感應(yīng)電流。由此產(chǎn)生容性耦合串?dāng)_。如圖2所示。
感性耦合串?dāng)_，是當(dāng)信號(hào)在干擾線上傳播時(shí)，由于信號(hào)電流的變化，在信號(hào)躍變的附近區(qū)域，通過(guò)分布電感的作用將產(chǎn)生時(shí)變的磁場(chǎng)，變化的磁場(chǎng)在受害線上將感應(yīng)出噪聲電壓，進(jìn)而形成感性的耦合電流，由此產(chǎn)生的串?dāng)_為感性耦合串?dāng)_。如圖3所示。
二、影響串?dāng)_的參數(shù)因素
（1）信號(hào)傳輸線耦合長(zhǎng)度對(duì)串?dāng)_的影響：信號(hào)傳輸線的耦合長(zhǎng)度不同，產(chǎn)生的串?dāng)_的程度是不同的。對(duì)于遠(yuǎn)端串?dāng)_與信號(hào)傳輸線的長(zhǎng)度是成正比的，耦合長(zhǎng)度越長(zhǎng)，串?dāng)_越大。而對(duì)于近端串?dāng)_，只有當(dāng)耦合長(zhǎng)度小于飽和長(zhǎng)度時(shí)，串?dāng)_才隨著耦合長(zhǎng)度的增加而增加，在耦合長(zhǎng)度大于飽和長(zhǎng)度時(shí)，近端串?dāng)_是一個(gè)穩(wěn)定值。
（2）線間距對(duì)串?dāng)_的影響：線間距是與串?dāng)_成反比例的。當(dāng)線間距大于或等于線寬的3倍時(shí)，串?dāng)_是很小的。
（3）信號(hào)上升時(shí)間對(duì)串?dāng)_的影響：在高速PCB設(shè)計(jì)中，信號(hào)上升時(shí)間的快慢，對(duì)信號(hào)串?dāng)_的影響很大。隨著上升時(shí)間的變短，特別是當(dāng)平行走線長(zhǎng)度小于飽和長(zhǎng)度時(shí)，串?dāng)_電壓幅度將迅速減小。因此在現(xiàn)代高速板設(shè)計(jì)中，具有快速邊沿速率的器件越來(lái)越被廣泛使用。
（4）介質(zhì)層厚度對(duì)串?dāng)_的影響：串?dāng)_與介質(zhì)的厚度成反比列關(guān)系。介質(zhì)厚度越薄，引起的串?dāng)_就越小。
三、串?dāng)_對(duì)高速PCB電路的影響
串?dāng)_在高速高密度PCB電路中普遍存在。其每條信號(hào)傳輸線對(duì)和它最近的信號(hào)線都相互影響。在高速PCB設(shè)計(jì)中，要正確處理信號(hào)線的串?dāng)_問(wèn)題，提高信號(hào)線的抗干擾能力。一般串?dāng)_對(duì)高速PCB電路產(chǎn)生以下兩種影響。
（1）串?dāng)_引起誤觸發(fā)：信號(hào)串?dāng)_是高速PCB設(shè)計(jì)所面臨的信號(hào)完整性問(wèn)題中的一個(gè)重要內(nèi)容。由串?dāng)_引起的數(shù)字電路功能錯(cuò)誤是最常見(jiàn)的一種。
（2）串?dāng)_引起的觸發(fā)延時(shí)：在數(shù)字電路設(shè)計(jì)中，時(shí)序是重點(diǎn)考慮的問(wèn)題。由于串?dāng)_的存在，而導(dǎo)致時(shí)序的延時(shí)。
四、串?dāng)_問(wèn)題的抑制
串?dāng)_在高速PCB設(shè)計(jì)中是要重點(diǎn)關(guān)注的問(wèn)題，雖然要消除串?dāng)_是不可能的，但是將其抑制在可以容忍的范圍內(nèi)，技術(shù)上還是能夠做到的。在高速PCB設(shè)計(jì)的整個(gè)過(guò)程中包括了電路設(shè)計(jì)、芯片選擇、原理圖設(shè)計(jì)、PCB布局布線等步驟，設(shè)計(jì)時(shí)需要在不同的步驟里發(fā)現(xiàn)串?dāng)_并采取辦法來(lái)抑制它，以達(dá)到減小干擾的目的。
控制串?dāng)_問(wèn)題可以從以下幾個(gè)方面考慮:
4.1通過(guò)控制信號(hào)來(lái)抑制串?dāng)_
傳輸信號(hào)沿的變換速率對(duì)抑制串?dāng)_也有影響。其變換速率越快，對(duì)串?dāng)_的影響就越大。因此在器件選型的時(shí)候，在滿足設(shè)計(jì)規(guī)范的同時(shí)盡量選擇慢速的器件，并且避免不同種類的信號(hào)混合使用，因?yàn)榭焖僮儞Q的信號(hào)對(duì)慢變換的信號(hào)有潛在的串?dāng)_危險(xiǎn)。通過(guò)PCB電路設(shè)計(jì)，使得信號(hào)傳輸線的阻抗相匹配。要盡量使傳輸線近端或遠(yuǎn)端的終端阻抗與傳輸線阻抗相匹配，這樣可以對(duì)串?dāng)_的幅度進(jìn)行抑制，進(jìn)而達(dá)到抑制串?dāng)_的目的。
4.2采用屏蔽措施
為高速信號(hào)提供包地是解決串?dāng)_問(wèn)題的一個(gè)有效途徑。但是，包地又增加了布線量，從而導(dǎo)致有限的布線區(qū)域更加擁擠。
地線屏蔽要求接地點(diǎn)間距要滿足一定的要求，一般小于信號(hào)變化沿長(zhǎng)度的2倍。同時(shí)地線也會(huì)增大信號(hào)的分布電容，使傳輸線阻抗增大，信號(hào)沿變緩。
4.3從產(chǎn)品設(shè)計(jì)上抑制串?dāng)_
對(duì)于敏感的內(nèi)部電路要防止外界干擾信號(hào)的注入;同時(shí)也要防止內(nèi)部的噪聲電路與其他信號(hào)線之間的串?dāng)_，特別是對(duì)I/O信號(hào)線之間的串?dāng)_。
4.4通過(guò)PCB布線層和布線間距抑制串?dāng)_
通過(guò)對(duì)布線層和布線間距的合理設(shè)置，有效的縮短并行信號(hào)線的長(zhǎng)度，增大信號(hào)傳輸線的間距，都可以有效的抑制串?dāng)_。
增大印制線之間的距離可以減小容性耦合，而在印制線之間插入一根地線，對(duì)減小容性串?dāng)_更有效。抑制感性耦合相對(duì)比較難，要盡量降低回路數(shù)量，禁止信號(hào)回路共用同一段導(dǎo)線。同時(shí)由于容性耦合和感性耦合產(chǎn)生的串?dāng)_隨受干擾線路負(fù)載阻抗的增大而增大，所以減小負(fù)載以達(dá)到減小耦合干擾的影響。
在條件允許的情況下，盡量增大走線間的距離，減小平行走線的長(zhǎng)度，必要時(shí)可以采用固定最大平行長(zhǎng)度推擠的布線方式，即jog走線。這種布線方式可以有效抑制串?dāng)_。如圖4所示。
與地線相鄰的信號(hào)層應(yīng)布低電平模擬信號(hào)線和高速數(shù)字信號(hào)線，而與地線較遠(yuǎn)的信號(hào)層應(yīng)布低速信號(hào)線和高電平模擬信號(hào)線。
減少平行布線，特別是輸人端與輸出端的布線，要嚴(yán)格禁止平行。這樣就可以避免反饋耦合，從而有效抑制了串?dāng)_的發(fā)生。
在PCB設(shè)計(jì)中，印制導(dǎo)線拐彎處一般取135度鈍角。時(shí)鐘線要與地線層相鄰，線寬盡量加大，每根時(shí)鐘線的線寬應(yīng)一致。
應(yīng)盡量加大電源線和地線的線寬。一般數(shù)字電路信號(hào)線寬度應(yīng)在8mil—10mil之間，線間距應(yīng)在6mil—8mil。而對(duì)于0.5mm腳間距的器件布線寬度應(yīng)不小于12mil，高速信號(hào)線要設(shè)計(jì)成帶狀線或嵌入式微帶線。
如果兩個(gè)信號(hào)層是鄰近的，布線時(shí)按正交方向進(jìn)行布線，以減少層與層之間的耦合，通過(guò)端接，使傳輸線的遠(yuǎn)端和近端阻抗與傳輸線匹配，進(jìn)而減小串?dāng)_。
在PCB設(shè)計(jì)中，一般采用統(tǒng)一的地，通過(guò)數(shù)字電路和模擬電路分區(qū)布局布線。數(shù)字地與模擬地要分開(kāi)，布線不能跨越分區(qū)間隙，否則串?dāng)_將會(huì)急劇增強(qiáng)。
總結(jié)
串?dāng)_在高速高密度的PCB設(shè)計(jì)中是普遍存在的，串?dāng)_對(duì)電路的影響是不能忽視的。為了減少串?dāng)_，最有效的方法就是減少不良的信號(hào)耦合，在PCB設(shè)計(jì)中盡可能減少串?dāng)_發(fā)生的可能，使串?dāng)_影響達(dá)到最小程度。以上就是本人結(jié)合PCB設(shè)計(jì)的一些經(jīng)驗(yàn)，并參閱了一些相關(guān)的專業(yè)書(shū)籍，對(duì)高速高密度的PCB設(shè)計(jì)中的串?dāng)_問(wèn)題提出了一些解決的辦法，供同行們?cè)谝院蟮母咚俑呙芏鹊腜CB設(shè)計(jì)中借鑒。
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